深度解读 AEC-Q100 Rev-J：为什么先进制程芯片的 ESD 电压降低？车规标准“放水”了？

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随着工艺制程的进步，目前汽车半导体所用芯片从过去的几十纳米到现在的十几纳米甚至几纳米。

那么制程提升，发现有的器件ESD要求在AEC-Q中却变低了？

Reference：AEC-Q100 (Rev-J) ， Table 2——E2 、 E3


一、高制程，低要求？
见表，对普通芯片：

• HBM（人体模型）： 2KV（分类 2 或更好）。
• CDM（带电器件模型）：边角引脚 750（TC750），其他引脚 500（TC500）。

但对于 28 纳米及以下工艺，或射频工作频率芯片（For ≤ 28nm or RF operating frequency）：

• HBM 及格线降为：1KV（分类 1C 或更好）。
• CDM 及格线降为：TC 250（分类 C1 或更好）。

即针对 28nm 及更先进的工艺节点，或者射频芯片，AEC将 HBM 的目标值从 2000V 降到了 1000V，CDM 也降低到之前的一半甚至1/3. Why？

（Note：ESD等级-from ANSI/ESDA/JEDEC JS-001-2010）


二、防静电 VS 跑得快

在芯片设计中，为了抵抗静电击穿，设计师必须在芯片的 I/O 引脚处放置 ESD 保护电路（通常是二极管结构）。HBM 目标值越高（比如要扛住 2000V），这个二极管的体积就做得越大。

但大的 ESD 保护电路会有一个副作用：产生寄生电容（Parasitic Capacitance）。
对于传统的 40nm、90nm MCU 来说，它们的工作频率通常为几十兆到上百兆赫兹，一点点寄生电容对信号影响不大。但对于低纳米的器件来说， 其信号传输速率高达几十 Gbps，频率很高。此时大的 ESD 二极管带来的寄生电容，就像是在高速公路上铺满了减速带。信号一旦经过，眼图（Eye Diagram）会立刻闭合，数据传输崩溃。

同时先进制程的栅极氧化层极度极度薄。如果强行设计一个在 2000V 高压下能保护如此脆弱的晶体管、同时又不能有太大寄生电容的 ESD 电路，在现有的半导体物理框架下，几乎是个“不可能的三角”。

所以标准中引入了对 ≤28nm 节点的“降级豁免”。

三、降级 不等于 “认可”

既然标准放宽了，那是不是按照标准规则来就高枕无忧了呢？非也。

1. 明示
在 1.3.1 节（AEC Q100 Qualification）中明确规定，如果芯片的 ESD 水平低于传统的 2KV HBM 或 750/500 CDM，“必须在供应商的数据手册（Datasheet）中明确标出及格的电压水平和引脚例外情况”。

For ESD, it is highly recommended that the passing HBM withstand voltage and CDM test condition are specified in the supplier datasheet with a footnote on any pin exceptions: that includes advanced CMOS nodes (28 nm and below) and RF operating frequency parts, especially if those ESD levels fall below 2kV HBM or Test Condition 750/500 CDM. A guidance on an appropriate way to report ESD withstand levels can be found in JEP178.

2. 获得客户特批
Table 2 E2 规定：“Device levels below specified targets (2KV or 1KV) require specific user approval.”（低于指定目标值 2KV 或 1KV 的器件，需要特定的用户批准）。
这意味着，如果你是一款 7nm 芯片，做到了 1000V，符合 AEC-Q100 的降级标准。但你依然需要把这个情况如实告知 Tier 1 或主机厂，只有客户（User）签字认可（Approval）“1000V 在我的系统设计里是安全的”。
   

四、咋整？

一直以来，汽车行业习惯了让每一颗芯片本身具备极强的抗打击能力（所谓的“铁硅片”）。但在（如今）算力时代，芯片与之前相比有点“娇弱”。

这意味着对于车企和 Tier 1 供应商而言，不能再盲目照搬“一刀切”的旧版 Checklist。如果想用 5nm 的算力，就必须接受它只有 1000V 的 ESD 能力。芯片层面的静电防护弱了，就需要通过系统级（System-level）防护来弥补——比如在 PCB 板级增加更优秀的 TVS 保护管，优化外壳接地设计，以及加强工厂制造时的静电管控（EPA 环境）。

文章来源:https://www.cnblogs.com/dj-c/p/20045422
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